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| 时钟 | 2022-01-10 05:52:14Z | 2022-01-10 03:35:59Z |
> 节选自应用笔记《射频与微波技术实用手册》P268
单环路PLL
单个高频PLL可以解决频率转换问题，但很难设计出环路带宽足够低，从而能够滤除高噪声参考影响的PLL。
搭载低频高性能VCO/VCXO和低环路带宽的PLL可以清除高噪声参考，但无法提供高频输出。
高速和噪声过滤可以通过结合两个PLL同时实现：先是一个窄环路带宽的低频PLL（带宽30Hz至100Hz，用于清除抖动），其后是一个环路带宽较宽（普通设计，如200kHz）的高频PLL。
ADI典型器件有AD9523，AD9523-1和AD9524等。
双环路PLL
双环路PLL不是简单的可减少固定量的参考输入抖动的频率转换器，
但更加准确的说法是它是低相位噪声频率转换器，其性能受到各个PLL的环路带宽以及VCO/VCXO的相位噪声曲线的影响。
仿真图如下，可见PLL1的输出相位噪声远远低于原始参的相位噪声。
PLL1的环路带宽会在带外显著衰减参考频率的相位噪声，使带外的噪声中VCXO的低噪声占据主导地位。并不是环路带宽外毫无影响
参考频率的噪声影响会持续到频偏约20kHz处，在此之外，PLL1的输出相位噪声由其环路设置和VCXO的性能所主导。
设计原则
故PLL1的设计需要注意以下几点以便实现抖动的清除：
- 低环路带宽
- 使用低KVCO、低相位噪声的低频、高性能VCXO
结论
PLL1的抖动清除功能可以防止多数参考输入相位噪声到达PLL2。
高噪声参考输入确实会影响近载波相位噪声（频偏10kHz以下），但器件的总输出抖动是由器件的性能而非参考频率的性能所主导的。
远高于PLL1带宽的时候，如12kHz至20MHz之间的情况，输出抖动不受输入抖动的影响。
真正的性能指标不是声称双环路PLL可以衰减多少抖动，而是它会产生多少抖动。