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title: 时钟
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updated: 2022-01-10 05:52:14Z
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created: 2022-01-10 03:35:59Z
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> 节选自应用笔记《[射频与微波技术实用手册](file:///E:\文档\应用笔记\射频与微波技术实用手册.pdf 'page=268' )》P268
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# 单环路PLL
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单个高频PLL可以解决频率转换问题，但很难设计出环路带宽足够低，从而能够滤除高噪声参考影响的PLL。
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搭载低频高性能VCO/VCXO和低环路带宽的PLL可以清除高噪声参考，但无法提供高频输出。
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高速和噪声过滤可以通过结合两个PLL同时实现：先是一个窄环路带宽的低频PLL（带宽30Hz至100Hz，用于清除抖动），其后是一个环路带宽较宽（普通设计，如200kHz）的高频PLL。
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*ADI典型器件有AD9523，AD9523-1和AD9524等。*
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# 双环路PLL
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双环路PLL不是简单的可减少固定量的参考输入抖动的**频率转换器**，
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但更加准确的说法是它是**低相位噪声频率转换器**，其性能受到各个PLL的环路带宽以及VCO/VCXO的相位噪声曲线的影响。
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仿真图如下，可见PLL1的输出相位噪声远远低于原始参的相位噪声。
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PLL1的环路带宽会在带外**显著衰减**参考频率的相位噪声，使带外的噪声中VCXO的低噪声占据**主导**地位。<mark>**并不是环路带宽外毫无影响**</mark>
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参考频率的噪声影响会持续到频偏约20kHz处，在此之外，PLL1的输出相位噪声由其环路设置和VCXO的性能所主导。
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## 设计原则
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故PLL1的设计需要注意以下几点以便实现抖动的清除：
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- 低环路带宽
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- 使用低KVCO、低相位噪声的低频、高性能VCXO
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# 结论
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PLL1的抖动清除功能可以防止多数参考输入相位噪声到达PLL2。
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高噪声参考输入确实会影响近载波相位噪声（频偏10kHz以下），但器件的总输出抖动是由器件的性能而非参考频率的性能所主导的。
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远高于PLL1带宽的时候，如12kHz至20MHz之间的情况，输出抖动不受输入抖动的影响。
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真正的性能指标不是声称双环路PLL可以衰减多少抖动，而是它会`产生`多少抖动。
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